Цифровая схемотехника (3-е изд.) - Рассматриваются цифровые и аналоговые компоненты и структуры электронных систем обработки информации, являющиеся базой для создания разнообразной аппаратуры как в области вычислительной техники, так и в смежных областях: цифровой автоматике, измерительной технике, телекоммуникациях и т. д. Диапазон изучаемых вопросов — от уровня логических элементов до уровня простых микропроцессорных систем, в том числе систем на кристалле. Рассмотрены принципы и методика проектирования устройств обработки информации, в том числе с применением языка VHDL и его расширения VHDL-AMS, рассчитанного на разработку схем со смешанными сигналами. Первое и второе издания предлагаемого учебного пособия (2000 и 2004 гг.) получили широкое признание преподавателей и студентов и используются во многих вузах при изучении соответствующих дисциплин. В третьем издании обновлены методика изложения и содержание многих разделов, особенно тех, которые посвящены новым направлениям развития компонентной базы цифровой техники (программируемая логика, особо быстродействующие устройства и др.). Как и ранее, рассмотрен широкий круг вопросов, связанных с изучением и применением современной компонентной базы цифровой техники. Кроме того, третье издание снабжено контрольными вопросами и упражнениями, которые отсутствовали в предыдущих изданиях. Для студентов технических вузов, аспирантов, инженеров и научных сотрудников, работающих в области создания цифровой аппаратуры.
Название: Цифровая схемотехника (3-е изд.) Автор: Угрюмов Е. П. Издательство: БХВ-Петербург Год: 2010 Страниц: 810 Формат: PDF Размер: 50,9 МБ ISBN: 978-5-9775-0162-0 Качество: Отличное Язык: Русский
Содержание:
Предисловие Введение Глава 1. Схемотехнические проблемы построения цифровых устройств § 1.1. Модели и параметры логических элементов Простейшая модель логического элемента Сигналы, отображающие логические переменные Учет задержек сигналов в логических схемах Статические параметры логических элементов Уровни напряжений и статическая помехоустойчивость логических элементов Токовые параметры Быстродействие цифровых элементов Мощности потребления цифровых элементов § 1.2. Типы выходов цифровых элементов Логический выход Выходы с тремя состояниями Открытые выходы Программируемый выход § 1.3. Схемные особенности выводов КМОП-элементов Pull-up- и Pull-down-резисторы Выводы с запоминанием последнего значения сигнала § 1.4. Паразитные связи по цепям питания. Фильтрация питающих напряжений Качество заземления Фильтрация напряжений питания § 1.5. Передача сигналов. Помехи в сигнальных линиях. Сигнальные линии повышенного качества Перекрестные помехи и электромагнитные наводки Искажения сигналов в несогласованных линиях Параллельное согласование волновых сопротивлений Последовательное согласование волновых сопротивлений Согласование волновых сопротивлений в конце и начале линии Линии передачи сигналов Линии связи с гальваническими развязками Линии типа «токовая петля» Стандарты сигналов ввода/вывода данных Терминирование на кристалле Банки ввода/вывода Передача данных с двойной скоростью (технология DDR) О разрядностях высокоскоростных шин § 1.7. Элементы задержки, формирования, обнаружения и генерации импульсов Элементы задержки Формирование импульсов по длительности Разностные преобразователи и детекторы событий Кольцевые генераторы § 1.8. Элементы визуальной индикации Элементы индикации на светодиодах Индикаторы на жидких кристаллах § 1.9. О некоторых типовых ситуациях Режимы неиспользуемых входов Согласование уровней сигналов при сопряжении разнотипных элементов Режимы неиспользуемых элементов Наращивание числа входов Снижение нагрузок на выходах логических элементов § 1.10. Прошлое и настоящее малых и средних интегральных схем. Логические примитивы в системах автоматизированного проектирования Контрольные вопросы и упражнения Глава 2. Функциональные узлы комбинационного типа § 2.1. Проблематика проектирования комбинационных схем Комбинационные цепи и автоматы с памятью Риски сбоя Сигналы синхронизации Распространение сигналов в комбинационных цепях Этапы разработки и средства реализации комбинационных цепей Логические блоки табличного типа Логические блоки с матрицами И и ИЛИ Блоки на основе типовых логических элементов § 2.2. Двоичные дешифраторы Схемотехническая реализация дешифраторов Пример применения дешифратора Воспроизведение логических функций § 2.3. Приоритетные и двоичные шифраторы. Указатели старшей единицы § 2.4. Мультиплексоры и демультиплексоры Мультиплексоры Мультиплексоры в КМОП-схемотехнике Многоразрядные мультиплексоры Наращивание размерности мультиплексоров Демультиплексоры Мультиплексоры и демультиплексоры в системах коммутации § 2.5. Универсальные логические модули на основе мультиплексоров Первый способ настройки УЛМ Второй способ настройки УЛМ Структуры УЛМ, содержащие несколько мультиплексоров § 2.6. Компараторы Сравнение на равенство Сравнение на «больше» Пример реализации компаратора § 2.7. Схемы контроля Цели и задачи контроля Мажоритарные элементы Контроль по модулю 2 Схемы свертки Передача данных с контролем по модулю 2 Контроль логического преобразователя Контроль с использованием кодов Хемминга Схемы кодера и декодера для кода Хемминга § 2.8. Сумматоры Одноразрядный сумматор Сумматор для последовательных операндов Сумматор параллельных операндов с последовательным переносом Сумматор с передачей сигнала переноса по цепочке замкнутых ключей Сумматор параллельных операндов с параллельным переносом Сумматоры групповой структуры Сумматор с условным переносом Микросхемы сумматоров § 2.9. Арифметико-логические устройства и блоки ускоренного переноса § 2.10. Матричные умножители Множительно-суммирующие блоки Наращивание размерности матричных умножителей Схемы ускоренного умножения Учет знаков сомножителей § 2.11. Быстрые сдвигатели Сдвигатель, управляемый кодом «1 из N» Сдвигатель, управляемый двоичным кодом Контрольные вопросы и упражнения Глава3. Триггеры. Тактирование и синхронизация в цифровых устройствах § 3.1. Триггеры. Основные сведения. Внешнее поведение Бистабильная ячейка Простейший триггер Классификация триггеров Классификация триггеров по логическому функционированию Классификация триггеров по способу приема информации Тактирование уровнем. Режим прозрачности. Круговые гонки Времена предустановки и выдержки Метастабильные состояния триггеров Способы описания триггеров § 3.2. Схемотехника триггерных устройств Триггеры в биполярной схемотехнике Простые RS-триггеры и защелки Логические структуры триггеров T и JK Двухступенчатые триггеры Одноступенчатые триггеры, управляемые фронтом Входы установки/сброса и разрешения тактирования Триггеры в схемотехнике КМОП Триггер-защелка Двухступенчатый триггер Примеры стандартных триггеров. Примитивы триггеров в системах автоматизированного проектирования цифровых устройств § 3.3. Примеры использования триггеров Ввод логических сигналов от механических ключей Синхронизаторы Арбитры § 3.4. Тактирование и синхронизация. Общие сведения Тактирование процессов Системы с передачей в приемник тактовых сигналов Выработка тактовых сигналов в приемнике данных Синхронизация сигналов § 3.5. Тактирование сигналами, выработанными генератором Общие сведения. Возможные решения Концепции тактирования Фазность тактирования Разомкнутые и замкнутые системы тактирования Медленные и быстрые сдвиги фаз ТИ Обобщенный тракт обработки данных Параметры тактовых импульсов Длительности импульса и паузы Стабильность частоты Крутизна фронтов § 3.6. Структура и элементы систем тактирования Структура системы тактирования Кварцевые генераторы Вторичные тактовые сигналы Размножение тактовых импульсов § 3.7. Однофазное и двухфазное тактирование Однофазное тактирование Двухфазное тактирование Многофазное тактирование § 3.8. Блоки PLL, DLL и DCM Блоки PLL Блоки DLL Блоки DCM § 3.9. Тактирование сигналами, выработанными в приемниках информации Выработка тактовых сигналов без передачи эталонов Выработка тактовых сигналов c передачей эталона О самосинхронизирующихся схемах § 3.10. Ввод внешних сигналов в синхронные устройства. Синхронизаторы Ввод асинхронных сигналов Синхронные, асинхронные и «полусинхронные» сигналы Синхронизаторы мезохронных сигналов Синхронизаторы с элементами задержек Синхронизаторы с двумя регистрами Синхронизатор с круговым буфером Синхронизаторы плезиохронных сигналов Контрольные вопросы и упражнения Глава 4. Функциональные узлы последовательностного типа (автоматы с памятью) § 4.1. Введение в проблематику проектирования автоматов с памятью О проектировании автоматов Примеры проектирования Вариант 1 Автомат, построенный на триггерах D и элементах И-НЕ Вариант 2 Автомат, построенный на JK-триггерах и элементах И-НЕ Вариант 3 Автомат, реализованный на D-триггерах и мультиплексорах Вариант 4 Автомат с состояниями, кодируемыми в коде «1 из N» § 4.2. Регистры и регистровые файлы Регистровые файлы Сдвигающие регистры Универсальные регистры § 4.3. Основные сведения о счетчиках. Двоичные счетчики Классификация и режимы работы счетчиков Двоичные счетчики Асинхронные счетчики Синхронные счетчики Счетчики с групповой структурой § 4.4. Двоично-кодированные счетчики с произвольным модулем Счетчики с модифицированными межразрядными связями Счетчики с управляемым сбросом § 4.5. Счетчики с недвоичным кодированием Счетчики в коде Грея Счетчики в коде «1 из N» Счетчики в коде «1 из N» на кольцевых регистрах Счетчики в коде «1 из N» на основе счетчиков Джонсона § 4.6. Полиномиальные счетчики. Делители полиномов Схемы генераторов псевдослучайных последовательностей Кодеры и декодеры циклических кодов Контрольные вопросы и упражнения Глава 5. Запоминающие устройства § 5.1. Основные сведения. Параметры. Классификация Важнейшие параметры ЗУ Классификация ЗУ ЗУ типа ROM ЗУ типа RAM Классификация статических ЗУ Классификация динамических ОЗУ Классификация перспективных ЗУ Модули памяти § 5.2. Основные структуры запоминающих устройств Структура 2D Структура 3D Структура 2DM Блочные структуры Видеопамять Буферы FIFO, LIFO, круговой Кэш-память Модели основной памяти и кэша Полностью ассоциативная кэш-память Кэш-память с прямым размещением Кэш-память с частично-ассоциативным отображением § 5.3. Структурные методы повышения быстродействия запоминающих устройств Быстрый страничный доступ Пакетная передача данных и команд Технологии DDR и QDR Многобанковые структуры Конвейеризация трактов передачи данных § 5.4. Запоминающие устройства ROM, PROM, EPROM, EEPROM ROM Масочные ROM Лазерные ROM PROM и EPROM-OTP EPROM и EEPROM МНОП-транзисторы Транзисторы с плавающим затвором Транзисторы с двумя затворами EPROM EPROM-OTP EEPROM Внешняя организация рабочих режимов для микросхем постоянной памяти Пример схемы ЗУ типа EPROM § 5.5. Флэш-память Основные разновидности Накопители с ячейками ИЛИ-НЕ и И-НЕ Накопители на ячейках ИЛИ-НЕ Накопители на ячейках И-НЕ Средства улучшения характеристик Команды управления Память с несимметричными блоками Память с симметричными блоками (файловая) Память с многоуровневым хранением заряда Память с зеркальным битом Флэш-память с MLC-ячейками И-НЕ § 5.6. Последовательные репрограммируемые ЗУ § 5.7. Импульсное питание ROM § 5.8. Использование программируемых ЗУ для решения задач обработки информации Реализация логических функций Реализация конечных автоматов Воспроизведение числовых функций § 5.9. Статические оперативные ЗУ Структура асинхронного (стандартного) ЗУ Запоминающие элементы Запоминающий элемент в схемотехнике КМОП Запоминающий элемент в схемотехнике n-МОП Требования к усилителям считывания Внешняя организация и временные диаграммы Пример асинхронного ЗУ Синхронные ЗУ Структура синхронных ЗУ § 5.10. Искусственная энергонезависимость статических ОЗУ Варианты с резервным источником питания Память NV-SRAM § 5.11. Статические ЗУ типа БиКМOП § 5.12. Динамические запоминающие устройства - базовая структура Запоминающие элементы Усилители-регенераторы Мультиплексирование шины адреса Внешняя организация и временные диаграммы Схема динамического ЗУ § 5.13. Динамические запоминающие устройства повышенного быстродействия FPM, EDORAM, BEDORAM FPM ЕDORAM BEDORAM SDRAM и DDR SDRAM RDRAM Состав микросхем памяти RDRAM Структура канала Связь канала с микросхемами и их совместная работа CDRAM Ускорение произвольного доступа ЗУ с блочной структурой RLDRAM FCRAM § 5.14. Регенерация данных в динамических ЗУ Рабочий режим Переход к режиму регенерации Режим регенерации Квазистатические ЗУ § 5.15. Перспективные запоминающие устройства FRAM (ферроэлектрические ЗУ) PFRAM (полимерно-ферроэлектрические ЗУ) MRAM (магниторезистивные ЗУ) ЗУ типа OUM (с фазовыми переходами вещества) § 5.16. Заключительные замечания Контрольные вопросы и упражнения Глава 6. Простые микропроцессоры и микропроцессорные системы. Микроконтроллеры § 6.1. Общие сведения. Структура и функционирование микропроцессорной системы Структура простой МПС Мультиплексирование шины адресов/данных Принстонская и Гарвардская архитектуры процессоров § 6.2. Структура микропроцессора Операционный блок Блок регистров Дешифрация команд Блок синхронизации и управления Исключения и прерывания Блок управления прерываниями § 6.3. Функционирование микропроцессора Синхронизация и последовательность действий МП Адресные пространства, способы адресации, форматы команд О системе команд Пример выполнения команды и фрагмента программы § 6.4. О развитии микропроцессорной техники CISC-процессоры RISC-процессоры VLIW-процессоры Направления развития МП § 6.5. Управление памятью и внешними устройствами Абсолютная и неабсолютная адресации Интерфейсы с общей и раздельной шиной Построение модуля памяти Схемы подключения памяти к шинам МПС Пример 1. Абсолютная адресация Пример 2. Неабсолютная адресация Пример 3. Декодирование адресов при совмещенном вводе/выводе Выработка сигналов управления Анализ нагрузочных условий Согласование временных диаграмм МП и ЗУ Разновидности операций ввода/вывода Обмен по инициативе программы Обмен по прерываниям Прямой доступ к памяти Безусловный программный ввод/вывод Условный программный ввод/вывод § 6.6. Микроконтроллеры. Основные сведения § 6.7. Структура микроконтроллера § 6.8. Организация памяти и функционирование МК Распределение памяти в МК AVR Способы адресации Выполнение команд Режимы потребления мощности Система прерываний Программирование МК Контрольные вопросы и упражнения Глава 7. Интерфейсные схемы, адаптеры, контроллеры § 7.1. Общие сведения Интерфейсы микропроцессорных систем § 7.2. Шинные формирователи и буферные регистры Шинные формирователи Буферные регистры § 7.3. Параллельные порты § 7.4. Параллельные адаптеры Структура адаптера Режимы работы портов Режим 0 Режим 1 Режим 2 Работа адаптера в режиме 1 Работа адаптера в режиме 2 § 7.5. Передачи последовательных данных Тракты передачи последовательных данных Характер передаваемой информации Асинхронные и синхронные передачи Структура кадра при последовательной асинхронной передаче Работа приемника при асинхронных передачах Фиксируемые ошибки передачи Синхронные передачи § 7.6. Связные адаптеры Передатчик ПСА Приемник ПСА § 7.7. Интерфейсы SPI и I2C Интерфейс SPI Интерфейс I2C § 7.8. Схемы обслуживания прерываний Программный опрос Аппаратный опрос источников прерываний Контроллеры прерываний Структура ПКП § 7.9. Контроллеры прямого доступа к памяти Структура и функции КПД Выводы и сигналы контроллера Передачи «память-память» Наращивание числа каналов ПДП § 7.10. Таймеры Простые таймеры Таймер 0 Таймер 1 Формирование ШИМ-сигналов Сторожевой таймер Программируемый интервальный таймер Структура таймера Режим 0 Режим 1 Режим 2 Режим 3 Режим 4 Режим 5 § 7.11. Схемотехника интерфейса JTAG Интерфейс JTAG и граничное сканирование Ячейка BSC Интерфейс JTAG Транспортный механизм Устройство управления граничным сканированием Механизм граничного сканирования Команды граничного сканирования Расширения интерфейса JTAG Контрольные вопросы и упражнения Глава 8. SPLD и CPLD - простые и сложные программируемые логические устройства § 8.1. Микросхемы с программируемой структурой Вводные замечания § 8.2. Программируемые логические матрицы и программируемая матричная логика (ПЛМ и ПМЛ) Структура ПЛМ Упрощенное изображение схем ПЛМ Воспроизведение скобочных форм логических функций Схемотехника ПЛМ Подготовка задачи к решению на ПЛМ Структура ПМЛ Обогащение функциональных возможностей ПЛМ и ПМЛ Программирование выходных буферов Применение двунаправленных выводов Введение элементов памяти Использование разделяемых конъюнкторов в схемах ПМЛ Примеры отечественных ПМЛ ПМЛ без элементов памяти ПМЛ c элементами памяти Пример подготовки задачи к решению с помощью ПМЛ ПМЛ типа PAL 22V § 8.3. CPLD - cложные программируемые логические устройства Структура CPLD Функциональные блоки CPLD Логические расширители Макроячейки Системы коммутации CPLD Блоки ввода/вывода CPLD Пример типичной CPLD Контрольные вопросы и упражнения Глава 9. FPGA - программируемые пользователями вентильные матрицы § 9.1. Общие сведения Свойства и возможности FPGA Программируемые элементы § 9.2. Архитектура и основные блоки FPGA Базовая архитектура Усложненные архитектуры Логические блоки Системы межсоединений Блоки ввода/вывода § 9.3. Ресурсы памяти Распределенная память Встроенная память Применение встроенных блоков памяти § 9.4. Умножители и блоки ЦОС Умножители Основные операции обработки сигналов Структура ЦОС-блока § 9.5. Программируемые аналоговые и аналого-цифровые схемы Два варианта интегральных аналоговых схем Практические разработки § 9.6. Способы оценки параметров ПЛИС Оценки логической сложности ПЛИС Оценки быстродействия Факторы, влияющие на стоимость § 9.7. Конфигурирование программируемых микросхем Режимы конфигурирования Этапы конфигурирования § 9.8. Засекреченность проектов Клонирование и реконструкция проектов § 9.9. Примеры типичных FPGA средней сложности FPGA с триггерной памятью конфигурации FPGA с программируемыми перемычками Контрольные вопросы Глава 10. Программируемые системы на кристалле § 10.1. Основные сведения IP-ядра. Блочное и платформенное проектирование Типы программируемых «систем на кристалле» Soft-ядра процессоров Hard-ядра процессоров Шинные системы § 10.2. FPGA класса «система на кристалле» Серия Stratix Серия Virtex Микросхемы с флэш-памятью конфигурации § 10.3. Системы на кристалле микроконтроллерного типа Серия PSoC Контрольные вопросы Глава 11. Микросхемы, программируемые с участием изготовителя § 11.1. Базовые матричные кристаллы (вентильные матрицы, программируемые изготовителем) Основные сведения Классификация БМК Компонентный состав базовых ячеек Основные понятия и определения Параметры БМК Этапы проектирования МАБИС § 11.2. Структурированные вентильные матрицы Конвертация проектов Практические разработки Контрольные вопросы Глава 12. Методика и средства автоматизированного проектирования цифровых устройств § 12.1. Общее описание процесса проектирования § 12.2. О выборе альтернативных средств реализации проекта Традиционная реализация проектов Реализация проектов на кристаллах с программируемыми структурами Место программируемой логики в процессе создания современной аппаратуры § 12.3. Инструментарий проектировщика Средства системного этапа проектирования Разработка специфических фрагментов проекта Средства разработки процессорной части проекта Средства разработки цифровой части проекта Средства разработки аналоговых и аналого-цифровых фрагментов Работа и средства этапа комплексной отладки проекта Специфика конструирования и отладки проектов на ПЛИС и СнПК § 12.4. Системный этап проектирования цифровых устройств на базе ПЛИС Выбор САПР Представление проекта на блочно-функциональном уровне Средства описания проекта Графическое представление проекта Текстовое описание Языки низкого уровня Языки высокого уровня Средства описания автоматов § 12.5. Маршрут проектирования ПЛИС и возможности типовых САПР Этапы проектных процедур с использованием САПР § 12.6. Основные сведения о языке VHDL Назначение и возможности языка Основные понятия и синтаксические конструкции языка Описание проекта на языке VHDL Примеры описаний элементов на языке VHDL Структурное и поведенческое описание проекта Язык VHDL для моделирования и синтеза О возможностях и средствах описания типовых узлов цифровой техники Введение в язык VHDL-AMS § 12.7. Пример автоматизированного проектирования цифрового устройства с использованием языков описания аппаратуры Первый этап. Рассмотрение ТЗ на разрабатываемое устройство Второй этап. Разработка общей структуры операционного блока Третий этап. Описание работы управляющего автомата Пояснения к синтаксису VHDL программы устройства управления Четвертый этап. Компиляция проекта и основные параметры устройства Пятый этап. Тестирование проекта Шестой этап. Автоматическое определение временных характеристик устройства Седьмой этап. Практическое использование результатов проектирования Контрольные вопросы и упражнения Приложение. Основные логические операции и законы Контрольные вопросы и упражнения Словарь иностранных сокращений и терминов Принятые сокращения Литература и источники информации в интернете Краткая библиография Интернет-ресурсы Предметный указатель
