Микропроцессор 80386 и его программирование — В книге американских специалистов подробно описаны аппаратные и программные средства 32-разрядного микропроцессора (МП) 80386 фирмы Intel. Рассмотрены архитектура, способы адресации, работа памяти, локальная шина и ввод-вывод. Большое внимание уделено описанию организации многозадачного и многопроцессорного режимов. Приведены подробные сведения по основным компонентам микропроцессорного комплекта. Даны указания по программированию и примеры специальных программ для МП 80386. Приведена система команд МП 80386. Для разработчиков и изготовителей микропроцессорной техники и профессиональных программистов.
Название: Микропроцессор 80386 и его программирование Автор: Бpамм П., Брамм Д. Издательство: Мир Год: 1990 Страниц: 450 Формат: PDF, DVU Размер: 419,41 МБ ISBN: 5-03-001441-1 Качество: отличное Язык: русский
Содержание:
Предисловие Глава 1. Введение в МП 80386 фирмы Intel 1.1. Основные определения 1.2. Обзор 32-разрядного микропроцессора 1.2.1. Основные блоки 1.2.2. Устройство управления памятью 1.2.3. Архитектура режима реальных адресов и защищенного режима 1.3. Типы данных 1.4. Регистры 1.4.1. Регистры общего значения (РОН) 1.4.2. Регистр системных флагов 1.4.3. Регистры сегментов 1.4.4. Регистры управления сегментированной памятью 1.4.5. Указатель команд 1.4.6. Регистры управления 1.4.7. Регистр отладки 1.4.8. Буфер ассоциативной трансляции Глава 2. Селекторы и дескрипторы 2.1. Селекторы 2.2. Дескрипторы сегментов 2.3. Таблицы дескрипторов 2.3.1. Таблица глобальных дескрипторов 2.3.2. Таблицы локальных дескрипторов 2.3.3. Таблица дескрипторов прерываний Глава 3. Прерывания и исключения 3.1. Маскируемые прерывания 3.2. Немаскируемые прерывания 3.3. Таблицы дескрипторов прерываний 3.4. Исключения 3.5. Контроллер прерываний 3.6. Приоритеты прерываний и исключений 3.7. Задачи и процедуры прерываний 3.8. Коды ошибок 3.8.1. Коды ошибок сопроцессора Глава 4. Память 4.1. Организация памяти 4.1.1. Сегментация 4.1.2. Адресное пространство 4.1.3. Разбиение на страницы и их трансляция 4.1.4. Контроллер прямого доступа к памяти 4.2. Интерфейс с памятью 4.2.1. Интерфейс с основной памятью 4.2.2. Интерфейс со статическим ОЗУ 4.2.3. Интерфейс с динамическим ОЗУ 4.3. Кэш-память в МП 80386 4.3.1. Организация кэш-памяти 4.3.2. Обновление кэш-памяти 4.3.3. Кэш-память в МП 80386 Глава 5. Интерфейс: локальная магистраль, ввод и вывод 5.1. Интерфейс с локальной магистралью 5.1.1. Состояния магистрали 5.1.2. Циклы чтения и записи 5.1.3. Прерывания 5.1.4. Блокированные циклы и захват магистрали 5.2. Интерфейс с устройствами ввода-вывода 5.2.1. Команды ввода-вывода 5.2.2. Защита, привилегии и ввод-вывод 5.2.3. Основной интерфейс ввода-вывода Глава 6. Привилегии и защита, конвейеризация, многозадачность и мультиобработка 6.1. Привилегии и защита 6.1.1. Привилегии 6.1.2. Уровни и правила привилегий 6.1.3. Привилегированные команды 6.1.4. Чувствительные команды 6.1.5. Защита 6.2. Конвейеризация с целью повышения производительности 6.2.1. Конвейеризация адресов 6.2.2. Замедление микропроцессора 6.3. Многозадачность 6.3.1. Сегмент состояния задачи 6.3.2. Дескриптор сегмента состояния задачи 6.3.3. Переключение задач 6.4. Мультиобработка 6.4.1. Префикс LOCK и сигнал LOCK# Глава 7. Аппаратные средства и подсистемы 7.1. Контроллеры 7.1.1. Контроллер последовательной связи 8274 7.1.2. Контроллер прерываний 8259А 7.1.3. Контроллер прямого доступа к памяти 82258 7.2. Сопроцессоры 7.2.1. Арифметические сопроцессоры 80287 и 80387 7.2.2. Сопроцессор локальной вычислительной сети 82586 7.3. Тактовый генератор 82384 7.3.1. Тактовые частоты и синхронизация 7.3.2. Подача тактовых импульсов и оконечная нагрузка 7.4. Требования к питанию и заземлению 7.5. Тепловые характеристики 7.6. Изготовление и отладка аппаратуры 7.6.1. Рекомендации по шаговому построению системы 7.6.2. Рекомендации по отладке 7.7. Вопросы производительности 7.8. Применение программируемых логических матриц 7.8.1 Интерфейс на основе ПЛМ 7.8.2. ПЛМ управления локальной магистралью 7.8.3. ПЛМ состояния ДОЗУ 7.8.4. ПЛМ управления ДОЗУ 7.8.5. ПЛМ счетчика интервалов регенерации 7.8.6. ПЛМ счетчика адресов регенерации Глава 8. Программирование МП 80386 8.1. Разработка программных комплексов 8.2. Элементы языка 8.3 Режимы адресации 8.4. Обзор системы команд 8.5. Виртуальная среда МП 8086 8.5.1. Вход и выход из виртуального режима МП 8086 8.5.2. Адресация в режиме виртуального МП 8086 8.5.3. Формирование адреса 8.5.4. Задача виртуального МП 8086 8.5.5. Чувствительные команды в режиме виртуального МП 8086 8.5.6. Ввод-вывод в виртуальном режиме 8.5.7. Различия виртуального МП 8086 и МП 80386 8.6. Выполнение программы в защищенном режиме МП 80286 8.6.1. Ограничения префикса LOCK 8.6.2. Циклический возврат адреса в МП 80286 8.7. Режим реальных адресов МП 80386 8.7.1. Вход и выход из режима реальных адресов 8.7.2. Формирование физического адреса в реальном режиме 8.7.3. Новые исключения МП 80386 8.7.4. Различия реального режима и МП 8086 8.7.5. Различия реального режима и МП 80286 8.8. Сброс и инициализация 8.8.1. Регистры после запуска 8.8.2. Программная инициализация режима реальных адресов 8.8.3. Программная инициализация защищенного режима 8.9. Тестирование и отладка 8.9.1. Самотестирование 8.9.2. Буфер ассоциативной трансляции (TLB) Глава 9. Замечания по программированию МП 80386 9.1. Указания программисту 9.2. Программирование МП 80386 9.2.1. Память 9.2.2. Дескрипторы 9.2.3. Команды программы 9.2.4. Регистры 9.2.5. Задачи 9.2.6. Привилегии и защита 9.2.7. Тестирование и отладка Глава 10. Система команд МП 80386 10.1. Формат команд 10.1.1. Описание обозначений 10.1.2. Описание полей MOD и R/M кода команды 10.1.3. Примеры выполнения команд 10.1.4. Используемые флаги и регистры 10.2. Алфавитный список команд Глава 11. Введение в интегральные схемы 11.1. Начало 11.2. Из чего сделаны ИС? 11.2.1 МОП-транзисторы с каналами p- и n-типов 11.2.2. КМОП-транзисторы 11.2.3. Сверхбольшие интегральные схемы (СБИС) 11.3. Упаковка ИС Глава 12. Принцип сопряжения 12.1. Сопряжение 12.1.1. Уровни 12.1.2. Регистр 12.1.3. Буфер 12.1.4. Периферийные устройства 12.1.5. Память 12.2. Шины 12.2.1. Шина с тремя состояниями 12.2.2. Типы шин 12.2.3. Операции на магистрали 12.3. Порты ввода-вывода 12.3.1. Режимы работы портов ввода-вывода 12.4. Универсальный синхронно-асинхронный приемопередатчик 12.5. MULTIBUS 12.5.1. Ведущие 12.5.2. Ведомые 12.5.3. Операции на магистрали 12.5.4. Архитектура магистрали 12.6. Электрическое питание 12.7. Резюме Глава 13. Организация запоминающих устройств 13.1. Реальная память 13.2. ПЗУ и ОЗУ 13.3. Системы памяти 13.3.1. Организация памяти 13.3.2. Защита памяти 13.3.3. Адресация памяти 13.3.4. Диспетчер памяти 13.3.5. Прямой доступ к памяти (ПДП) 13.3.6. Сегментация памяти 13.3.7. Виртуальная память 13.3.8. Кэш-память 13.4. Буфера 13.5. Синхронизация 13.5.1. Временные ограничения 13.6. Резюме Глава 14. Повышение производительности системы 14.1. Узлы управления 14.2. Независимость процессов 14.3. Предвыборка 14.3.1. Эффективность предвыборки 14.3.2. Алгоритмы предвыборки 14.3.3. Выборка следующей страницы 14.4. Конвейерная обработка 14.4.1. Методы 14.4.2. Проблемы 14.4.3. Алгоритмы управления 14.5. Сопроцессор 14.6. Многозадачность и мультипрограммирование 14.6.1. Упорядочение событий 14.6.2. Свойства мультипрограммных систем 14.7. Резюме Приложение 1. Интегральные схемы и фирма Intel Приложение 2. Перечень регистров, битов и флагов Приложение 3. Мнемонические обозначения и условные сокращения Приложение 4. Магистрали MULTIBUS I/II и микропроцессор 80386 Приложение 5. Команды защищенного режима и пример программы Глоссарий Литература Предметный указатель
