Содержание:

Введение
Глава 1. Элементная база
1.1. Семейство МАХ3000
1.2. Семейство FLEX6000
1.3. Семейство МАХ7000
1.4. Семейство FLEX8000
1.5. Семейство МАХ9000
1.6. Семейство FLEX 10К
1.7. Семейство АРЕХ20К
1.8. Семейство Mercury
1.9. Семейство АСЕХ
1.10. Конфигурационные ПЗУ
1.11. Программирование и реконфигурирование в системе
Глава 2. Система проектирования MAX+PLUS II
2.1. Общие сведения
2.2. Процедура разработки проекта
2.3. Редакторы MAX PLUS II
2.4. Процесс компиляции
2.5. Верификация проекта
Глава 3. Язык описания аппаратуры AHDL
3.1. Общие сведения
3.2. Использование чисел и констант в языке AHDL
   3.2.1. Использование чисел
   3.2.2. Использование констант
3.3. комбинационная логика
   3.3.1. Реализация булевых выражений и уравнений
   3.3.2. Объявление NODE (узел)
   3.3.3. Определение групп
   3.3.4. Реализация условной логики
   3.3.5. Описание дешифраторов
   3.3.6. Использование для переменных значений по умолчанию
   3.3.7. Реализация логики с активным низким уровнем
   3.3.8. Реализация двунаправленных выводов
3.4. Последовательностная логика
   3.4.1. Объявление регистров
   3.4.2. Объявление регистровых выходов
   3.4.3. Создание счетчиков
3.5. Цифровые автоматы с памятью (state mashtne)
   3.5.1. Реализация цифровых автоматов (state machine)
   3.5.2. Установка сигналов Clock, Reset и Enable
   3.5.3. Задание выходных значений для состояний
   3.5.4. Задание переходов между состояниями
   3.5.5. Присвоение битов и значений в цифровом автомате
   3.5.6. Цифровые автоматы с синхронными выходами
   3.5.7. Цифровые автоматы с асинхронными выходами
   3.5.8. Восстановление после неправильных состояний
3.6. Реализация иерархического проекта
   3.6.1. Использование макрофункций системы MAX+PLUS II фирмы «Altera»
   3.6.2. Создание и применение пользовательских макрофункций
   3.6.3. Определение пользовательской макрофункции
   3.6.4. Импорт и экспорт цифровых автоматов (state machine)
3.7. Управление синтезом
   3.7.1. Реализация примитивов LCELL и SOFT
   3.7.2. Значения констант по умолчанию
   3.7.3. Присвоение битов и значений в цифровом формате
3.8. Элементы языка AHDL
   3.8.1. Зарезервированные ключевые слова
   3.8.2. Символы
   3.8.3. Имена в кавычках и без кавычек
   3.8.4. Группы
   3.8.5. Числа в языке AHDL
   3.8.6. Булевы выражения
   3.8.7. Логические операторы
   3.8.8. Выражения с оператором NOT
   3.8.9/ Выражения с операторами AND, NAND, OR, XOR, & XNOR
   3.8.10 Арифметические операторы
   3.8.11. Компараторы (операторы сравнения)
   3.8.12. Приоритеты в булевых уравнениях
   3.8.13. Примитивы
   3.8.14 Порты
3.9. Синтаксис языка AHDL
   3.9.1. Лексические элементы
   3.9.2. Основные конструкции языка AHDL
   3.9.3. Синтаксис объявления названия
   3.9.4. Синтаксис оператора включения
   3.9.5. Синтаксис задания константы
   3 9.6. Синтаксис прототипа функции
   3.9.7. Синтаксис оператора вариантов
   3.9.8. Синтаксис секции подпроекта Subdesign
   3.9.9. Синтаксис секции переменных
   3 9.10. Синтаксис объявления цифрового автомата
   3.9.11. Синтаксис объявления псевдонима цифрового автомата
   3.9.12. Синтаксис логической секции
   3.9.13. Синтаксис булевых уравнений
   3.9.14. Синтаксис булевых уравнений управления
   3.9.13. Синтаксис оператора CASE
   3.9.16.Объявление по умолчанию
   3.9.17. Синтаксис условного оператора IF
   3.9.18. Синтаксис встроенных (in-line) ссылок на макрофункцию или примитив
   3.9.19. Синтаксис объявления таблицы истинности
   3.9.20. Сиитаксис порта
   3.9.21. Синтаксис группы
   3.9.22 Синтаксические группы и списки
Глава 4. Язык описания аппаратуры VHDL
4.1. Общие сведения
4.2. Алфавит языка
   4.2.1. Комментарии
   4.2.2. Числа
   4.2.3. Символы
   4 2.4. Строки
4.3. Типы данных
   4.3.1. Простые типы
   4.3.2. Сложные типы
   4.3.3. Описание простых типов
4.4. Операторы VHDL
   4.4.1. Основы синтаксиса
   4.4.2. Объекты
   4.4.3. Атрибуты
   4.4.4. Компоненты
   4.4.5. Выражения
   4.4.6. Операторы
4.5. Интерфейс и тело объекта
   4.5.1. Описание простого объекта
   4.5.2. Объявление объекта проекта F
   4.5.3. Поведенческое описание архитектуры
   4.5.4. Потоковая форма
   4.5.5. Структурное описание архитектуры
4.6 Описание конфигурации
4.7. Векторные сигналы и регулярные структуры
4.8. Задержки сигналов и параметры настройки
4.9. Атрибуты сигналов и контроль запрещенных ситуаций
4.10. Алфавит моделирования и пакеты
4.11. Описание монтажного «ИЛИ» и общей шины
4.12. Синтезируемое подмножество VHDL
   4.12.1. Общие сведения
   4.12.2. Переопределенные типы (Redefined types)
   4.12.3. Методика верификации синтезируемого описания (Verification methodology)
   4.12.4. Моделирование элементов аппаратуры (Modeling hardware elements)
   4.12.5. Директивы компилятора (псевдокомментарии, Pragmas)
   4.12.6. Синтаксис синтезируемого подмножества VHDL
4.13. Краткое описание синтаксиса синтезируемого подмножества VHDL
Глава 5. Язык описания аппаратуры Verilog HDL
5.1. Общие сведения
5.2. Операторы
5.3. Числа в Verilog
   5.3.1. Целые числа (Integers)
   5.3.2. Неопределенное и высокоимпедансное состояния (х and z values)
   5.3.3. Отрицательные числа (Negative numbers)
   5.3.4. Подчеркивание (Underscore)
   5.3.5. Действительные числа (Real)
   5.3.6. Строки (Strings)
5.4. Цепи в Verilog (Nets)
5.5. Регистры (Registers)
5.6. Векторы (Vectors)
5.7. Массивы (Arrays)
5.8. Регистровые файлы (Memories)
5.9. Элементы с третьим состоянием (Tri-state)
5.10. Арифметические операторы (Arithmetic operators)
5.11. Логические операторы (Logical operators)
5.12. Операторы отношения (Relational operators)
5.13. Операторы эквивалентности (Equality)
5.14. Поразрядные операторы (Bitwise operators)
5.15. Операторы приведения (Reduction operator)
5.16. Операторы сдвига (Shift operator)
5.17. Конкатенация (объединение, Concatenation)
5.18. Повторение (Replication)
5.19. Системные директивы (System tasks)
   5.19.1. Директивы вывода результатов моделирования (Writing to standard output)
   5.19.2. Контроль процесса моделирования (Monitoring a simulation)
   5.19.3. Окончание моделирования (Ending a simulation)
5.20. Проектирование комбинационных схем, пример проектирования мультиплексора 4 в 1
   5.20.1. Реализация на уровне логических вентилей (Gate level implementation)
   5.20.2. Реализация мультиплексора с помощью логических операторов (Logic statement Implementation)
   5.20.3. Реализация с помощью оператора выбора (CASE statement implementation)
   5.20.4. Реализация с использованием условного оператора (Conditional operator Implementation)
   5.20.5. Тестовый модуль (The stimulus module)
5.21. Модули проекта (Design blocks modules)
   5.21.1. Тестирование
5.22. Порты (Ports)
5.23. Правила соединения (Connection rules)
   5.23.1. Входы (inputs)
   5.23.2. Выходы (outputs)
   5.23.3. Двунаправленные выводы (inouts)
   5.23.4. Соответствие портов (Port matching)
   5.23.5. Присоедийение портов (Connecting ports)
5.24. Базовые блоки (Basic blocks)
   5.24.1. Инициализация (Initial block)
   5.24.2. Конструкция Always (Always bldck)
5.25. Пример проектирования последовательностного устройства: двоичный счетчик
   5.25.1. Поведенческая модель счетчика (Behavioural model)
5.26. Временной контроль (Timing Control)
   5.26.1. Задержки (delay)
   5.26.2. Событийный контроль (event-based control)
5.27. Защелкивание (triggers)
5.28. Список сигналов возбуждения (sensitivity list)
5.29. Задержка распространения в вентиле (Gate delays)
5.30. Операторы ветвления (Branch statements)
   5.30.1. Оператор IF (IF statement)
   5.30.2. Оператор выбора (CASE statement)
   5.30.3. Оператор ветвления (Conditional operator)
5.31. Циклы (Looping constructs)
   5.31.1. Цикл WHILE (WHILE LOOP)
   5.31.2. Цикл FOR (FOR LOOP)
   5.31.3. Цикл REPEAT (REPEAT LOOP)
   5.31.4. Вечный цикл (FOREVER LOOP)
5.32. Файлы в Verilog
   5.32.1. Открытие файла (Opening a file)
   5.32.2. Запись в файл (Writing to a file)
   5.32.3. Закрытие файла (Closing a file)
   5.32.4. Инициализация регистровых файлов (памяти) (Initialising memories)
5.33. Задание векторов входных сигналов для моделирования (Verilog input vectors)
5.34. Список операторов Verilog
5.35. Приоритет операторов
5.36. Ключевые слова (keywords)
5.37. Директивы компилятора
5.38. Типы цепей (Net types)
Глава 6. Примеры проектирования цифровых устройств с использованием языков описания аппаратуры VHDL и Verilog
6.1. Общие сведения
6.2. Триггеры и регистры
   6.2.1. Триггеры, тактируемые передним фронтом (Rising Edge FHpflop)
   6.2.2. Триггеры, тактируемые передним фронтом, с асинхронным сбросом (Rising Edge Flipflop with Asynchronous Reset)
   6.2.3. Триггеры, тактируемые передним фронтом, с асинхронной предустановкой (Rising Edge Flipflop with Asynchronous Preset)
   6.2.4. Триггеры, тактируемые передним фронтом, с асинхронным сбросом и предустановкой (Rising Edge Flepflop with Asynchronous Reset and Preset)
   6.2.5. Тригг еры, тактируемые передним фронтом, с синхронным сбросом (Rising Edge Flipflop with Synchronous Reset)
   6.2.6. Триггеры, тактируемые передним фронтом, с синхронной предустановкой (Rising Edge Flipflop with Synchronous Preset)
   6.2.7. Триггеры, тактируемые передним фронтом, с асинхронным сбросом и разрешен нем тактового сигнала (Rising Edge Flipflop with Asynchronous Reset and Clock Enable)
   6.2.8. Защелка с разрешением выхода (D-Latch with Data and Enable)
   6.2.9. Защелка с входом данных с разрешением (D-Latch with Gated Asynchronous Data)
   6.2.10. Защелка с входом разрешения (D-Latch with Gated enable)
   6.2.11. Защелка с асинхронным сбросом (D-Latch with Asynchronous Reset)
6.3. Построение устройств потоковой обработки данных (Datapath logic)
6.4. Счетчики
6.5. Арифметические устройства
6.6. Конечные автоматы (Finite state machine)
6.7. Элементы ввода-вывода
6.8. Параметризация
6.9. Специфика проектирования устройств с учетом архитектурных особенностей ПЛИС
6.10. Совместное использование ресурсов
6.11. Дублирование регистра
6.12. Создание описаний с учетом особенностей архитектуры ПЛИС (Technology Specific Coding Techniques)
Глава 7. Примеры реализации алгоритмов ЦОС на ПЛИС
7.1. Реализация цифровых фильтров на ПЛИС семейства FLEX фирмы «Altera»
7.2. Реализация цифровых полиномиальных фильтров
7.3. Алгоритмы функционирования и структурные схемы демодуляторов
7.4. Реализация генератора ПСП на ПЛИС
7.5. Примеры описания цифровых схем на VHDL
7.6. Реализация нейрона на AHDL
7.7. Построение быстродействующих перемножителей
Приложение 1. Система проектирования Quartus
Приложение 2. Интерфейсы передачи данных и сопряжение устройств
Приложение 3. Практические рекомендации по разработке печатных плат
Литература